PCB布線規(guī)則和技巧圖解

PCB布線應(yīng)遵循的基本規(guī)則

一、控制走線方向

輸入和輸出端的導(dǎo)線應(yīng)盡量避免相鄰平行。在 PCB 布線時(shí)，相鄰層的走線方向成正交結(jié)構(gòu)，避免將不同的信號(hào)線在相鄰層走成同一方向，以減少不必要的層間竄擾。當(dāng) PCB 布線受到結(jié)構(gòu)限制（如某些背板）難以避免出現(xiàn)平行布線時(shí)，特別是在信號(hào)速率較高時(shí)，應(yīng)考慮用地平面隔離各布線層，用地線隔離各信號(hào)線。相鄰層的走線方向示意圖如下圖。

二、檢查走線的開環(huán)和閉環(huán)

在PCB布線時(shí)，為了避免布線產(chǎn)生的“天線效應(yīng)”，減少不必要的干擾輻射和接收，一般不允許出現(xiàn)一端浮空的布線形式，否則可能帶來(lái)不可預(yù)知的結(jié)果。 

要防止信號(hào)線在不同層間形成自環(huán)。在多層板設(shè)計(jì)中容易發(fā)生此類問(wèn)題，而自環(huán)將引起輻射干擾。

三、控制走線的長(zhǎng)度

1. 使走線長(zhǎng)度盡可能的短

在 PCB 布線時(shí)，應(yīng)該使走線長(zhǎng)度盡可能的短，以減少由走線長(zhǎng)度帶來(lái)的干擾問(wèn)題

2. 調(diào)整走線長(zhǎng)度

數(shù)字電路系統(tǒng)對(duì)時(shí)序有嚴(yán)格的要求，為了滿足信號(hào)時(shí)序的要求，對(duì)PCB上的信號(hào)走線長(zhǎng)度進(jìn)行調(diào)整已經(jīng)成為PCB設(shè)計(jì)工作的一部分。

走線長(zhǎng)度的調(diào)整包括以下兩個(gè)方面的要求。

• a. 要求走線長(zhǎng)度保持一致，保證信號(hào)同步到達(dá)若干個(gè)接收器。有時(shí)在PCB上的一組信號(hào)線之間存在著相關(guān)性，如總線，就需要對(duì)其長(zhǎng)度進(jìn)行校正，因?yàn)樾枰盘?hào)在接收端同步。調(diào)整方法就是找出其中最長(zhǎng)的那根走線，然后將其他走線調(diào)整到等長(zhǎng)。
• b. 控制兩個(gè)器件之間的走線延遲為某一個(gè)特定值，如控制器件A、B之間的導(dǎo)線延遲為1ns，而這樣的要求往往由電路設(shè)計(jì)者提出，但由PCB工程師去實(shí)現(xiàn)。需要注意的是，在PCB上的信號(hào)傳播速度是與PCB的材料、走線的結(jié)構(gòu)、走線的寬度、過(guò)孔等因素相關(guān)的。通過(guò)信號(hào)傳播速度，可以計(jì)算出所要求的走線延遲對(duì)應(yīng)的走線長(zhǎng)度。

走線長(zhǎng)度的調(diào)整常采用的是蛇形線的方式。

四、控制走線分支的長(zhǎng)度

在PCB布線時(shí)，盡量控制走線分支的長(zhǎng)度，使分支的長(zhǎng)度盡量短，另外一般要求走線延時(shí)t_delay≤t_rise/20，其中t_rise是數(shù)字信號(hào)的上升時(shí)間。走線分支長(zhǎng)度控制示意圖

五、拐角設(shè)計(jì)

在PCB布線時(shí),走線拐彎是不可避免的,當(dāng)走線出現(xiàn)直角拐角時(shí),在拐角處會(huì)產(chǎn)生額外的寄生電容和寄生電感?走線拐彎的拐角應(yīng)避免設(shè)計(jì)成銳角和直角形式,以免產(chǎn)生不必要的輻射,同時(shí)銳角和直角形式的工藝性能也不好?要求所有線與線的夾角應(yīng)大于等于135°?在走線確實(shí)需要直角拐角的情況下,可以采取兩種改進(jìn)方法:一種是將90°拐角變成兩個(gè)45°拐角;另一種是采用圓角?圓角方式是最好的,45°拐角可以用到10GHz頻率上?對(duì)于45°拐角走線,拐角長(zhǎng)度最好滿足L≥3W?

六、差分對(duì)走線

為了避免不理想返回路徑的影響，可以采用差分對(duì)走線。為了獲得較好的信號(hào)完整性，可以選用差分對(duì)走線來(lái)實(shí)現(xiàn)高速信號(hào)傳輸。前面介紹的LVDS電平的傳輸采用的就是差分傳輸線的方式。

1. 差分信號(hào)傳輸優(yōu)點(diǎn):

• a. 輸出驅(qū)動(dòng)總的di/dt會(huì)大幅降低，從而減小了軌道塌陷和潛在的電磁干擾。
• b. 與單端放大器相比，接收器中的差分放大器有更高的增益。
• c. 差分信號(hào)在一對(duì)緊耦合差分對(duì)中傳輸時(shí)，在返回路徑中對(duì)付串?dāng)_和突變的魯棒性更好。
• d. 因?yàn)槊總€(gè)信號(hào)都有自己的返回路徑，所以差分信號(hào)通過(guò)接插件或封裝時(shí)，不易受到開關(guān)噪聲的干擾。

2. 差分信號(hào)的缺點(diǎn):

• a. 如果不對(duì)差分信號(hào)進(jìn)行恰當(dāng)?shù)钠胶饣驗(yàn)V波，或者存在任何共模信號(hào)，就可能會(huì)產(chǎn)生EMI問(wèn)題。
• b. 與單端信號(hào)相比，傳輸差分信號(hào)需要雙倍的信號(hào)線。

PCB上的差分對(duì)走線如下圖

3. 設(shè)計(jì)差分對(duì)走線時(shí)，要遵循以下原則。

• a. 保持差分對(duì)的兩信號(hào)走線之間的距離S在整個(gè)走線上為常數(shù)。
• b. 確保D＞2S，以最小化兩個(gè)差分對(duì)信號(hào)之間的串?dāng)_。
• c. 使差分對(duì)的兩信號(hào)走線之間的距離S滿足S=3H，以便使元件的反射阻抗最小化。
• d. 將兩差分信號(hào)線的長(zhǎng)度保持相等，以消除信號(hào)的相位差。
• e. 避免在差分對(duì)上使用多個(gè)過(guò)孔，因?yàn)檫^(guò)孔會(huì)產(chǎn)生阻抗不匹配和電感。

七、控制PCB導(dǎo)線的阻抗和走線終端匹配

在高速數(shù)字電路PCB和射頻電路PCB中，對(duì)PCB導(dǎo)線的阻抗是有要求的，需要控制PCB導(dǎo)線的阻抗。在PCB布線時(shí)，同一網(wǎng)絡(luò)的線寬應(yīng)保持一致。由于線寬的變化會(huì)造成線路特性阻抗的不均勻，對(duì)高速數(shù)字電路傳輸?shù)男盘?hào)會(huì)產(chǎn)生反射，故在設(shè)計(jì)中應(yīng)該盡量避免出現(xiàn)這種情況。在某些條件下，如接插件引出線、BGA封裝的引出線等類似的結(jié)構(gòu)時(shí)，如果無(wú)法避免線寬的變化，應(yīng)該盡量控制和減少中間不一致部分的有效長(zhǎng)度。

在高速數(shù)字電路中，當(dāng)PCB布線的延遲時(shí)間大于信號(hào)上升時(shí)間（或下降時(shí)間）的1/4時(shí)，該布線即可以看成傳輸線。為了保證信號(hào)的輸入和輸出阻抗與傳輸線的阻抗正確匹配，可以采用多種形式的終端匹配方法，所選擇的匹配方法與網(wǎng)絡(luò)的連接方式和布線的拓?fù)浣Y(jié)構(gòu)有關(guān)。

八、設(shè)計(jì)接地保護(hù)走線

在模擬電路的PCB設(shè)計(jì)中，保護(hù)走線被廣泛地使用，例如，在一個(gè)沒(méi)有完整的地平面的兩層板中，如果在一個(gè)敏感的音頻輸入電路的走線兩邊并行走一對(duì)接地的走線，串?dāng)_可以減少一個(gè)數(shù)量級(jí)。

在數(shù)字電路中，可以采用一個(gè)完整的接地平面取代接地保護(hù)走線，接地保護(hù)走線在很多地方比完整的接地平面更有優(yōu)勢(shì)。

根據(jù)經(jīng)驗(yàn)，在兩條微帶線之間插入兩端接地的第三條線，兩條微帶之間的耦合則會(huì)減半。如果第三條線通過(guò)很多通孔連接到接地平面，則它們的耦合將進(jìn)一步減小。如果有不止一個(gè)地平面層，則要在每條保護(hù)走線的兩端接地，而不要在中間接地。

注意：在數(shù)字電路中，如果兩條走線之間的距離（間距）足夠并允許引入一條保護(hù)走線，那么兩條走線相互之間的耦合通常已經(jīng)很低了，也就沒(méi)有必要設(shè)置一條接地保護(hù)走線了。

九、防止走線諧振

在PCB布線時(shí)，布線長(zhǎng)度不得與其波長(zhǎng)成整數(shù)倍關(guān)系，以免產(chǎn)生諧振現(xiàn)象。

十、布線的一些工藝要求

1．布線范圍

布線范圍尺寸要求如表，包括內(nèi)外層線路及銅箔到板邊、非金屬化孔壁的尺寸。

2． 布線的線寬和線距

在組裝密度許可的情況下，應(yīng)盡量選用較低密度布線設(shè)計(jì)，以提高無(wú)缺陷和可靠性的制造能力。目前一般廠家加工能力為：最小線寬為0.127mm（5mil），最小線距為0.127mm（5mil）。常用的布線密度設(shè)計(jì)參考如表。

3． 導(dǎo)線與片式元器件焊盤的連接

連接導(dǎo)線與片式元器件時(shí)，原則上可以在任意點(diǎn)連接。但對(duì)采用再流焊進(jìn)行焊接的片式元器件，最好按以下原則設(shè)計(jì)。

a. 對(duì)于采用兩個(gè)焊盤安裝的元器件，如電阻、電容，與其焊盤連接的印制導(dǎo)線最好從焊盤中心位置對(duì)稱引出，且與焊盤連接的印制導(dǎo)線必須具有一樣寬度。對(duì)線寬小于0.3mm（12mil）的引出線可以不考慮此條規(guī)定。

b. 與較寬印制線連接的焊盤，中間最好通過(guò)一段窄的印制導(dǎo)線過(guò)渡，這一段窄的印制導(dǎo)線通常被稱為“隔熱路徑”，否則，對(duì)于2125（英制即0805）及其以下片式類SMD，焊接時(shí)極易出現(xiàn)“立片”缺陷。具體要求如圖。

4. 導(dǎo)線與SOIC,PLCC,QFP,SOT等器件的焊盤連接

連接線路與SOIC,PLCC,QFP,SOT等器件的焊盤時(shí)，一般建議將導(dǎo)線從焊盤兩端引出，如圖。

5. 線寬與電流的關(guān)系

當(dāng)信號(hào)平均電流比較大時(shí)，需要考慮線寬與電流的關(guān)系，具體參數(shù)可以參考下表。在PCB設(shè)計(jì)加工中常用oz（盎司）作為銅箔的厚度單位。1oz銅厚定義為一平方英寸面積內(nèi)銅箔的重量為一盎，對(duì)應(yīng)的物理厚度為35μm。當(dāng)銅箔作為導(dǎo)線并通過(guò)較大電流時(shí)，銅箔寬度與載流量的關(guān)系應(yīng)參考表中的數(shù)據(jù)降額50%去使用。

PCB布線時(shí)應(yīng)考慮的因素

一、焊盤大小

焊盤中心孔要比元件引線直徑稍大一些。焊盤太大易形成虛焊。焊盤外徑D一般不小于（d+1.2mm），其中d為引線孔徑。對(duì)高密度的數(shù)字電路，焊盤最小直徑可?。╠+1.0mm）。

二、印刷電路板電路的抗干擾措施

1. 電源線設(shè)計(jì)

盡量加粗電源線寬度，減少環(huán)路電阻。同時(shí)，使電源線、地線的走向和數(shù)據(jù)傳遞的方向一致，這樣有助于增強(qiáng)抗噪聲能力。

2. 地線設(shè)計(jì)

數(shù)字地與模擬地分開。低頻電路的地應(yīng)盡量采用單點(diǎn)并聯(lián)接地，實(shí)際布線有困難時(shí)可部分串聯(lián)后再并聯(lián)接地。高頻電路宜采用多點(diǎn)串聯(lián)接地，地線應(yīng)短而粗，高頻元件周圍盡量用柵格狀的大面積銅箔。

接地線應(yīng)盡量加粗。若接地線用很細(xì)的線條，則接地電位隨電流的變化而變化，使抗噪聲性能降低。因此應(yīng)將接地線加粗，使它能通過(guò)三倍于印制板上的允許電流。如有可能，接地線應(yīng)在2～3mm以上。

只由數(shù)字電路組成的印制板，其接地電路構(gòu)成閉環(huán)能提高抗噪聲能力。

三、去耦電容配置

1. 電源輸入端跨接10～100μF的電解電容器。如有可能，接100μF以上的更好。
2. 原則上每個(gè)集成電路芯片都應(yīng)布置一個(gè)0.01pF的瓷片電容，如遇印制板空隙不夠，可每4～8個(gè)芯片布置一個(gè)1～10pF的鉭電容。
3. 對(duì)于抗噪能力弱、關(guān)斷時(shí)電源變化大的元件，如RAM、ROM存儲(chǔ)元件，應(yīng)在芯片的電源線和地線之間接入去耦電容。
4. 電容引線不能太長(zhǎng)，尤其是高頻旁路電容不能有引線。
5. 在印制板中如有接觸器、繼電器、按鈕等元件，操作它們時(shí)會(huì)產(chǎn)生較大火花放電，必須采用RC電路來(lái)吸收放電電流。一般R取1～2kΩ，C取2.2～47μF。
6. CMOS的輸入阻抗很高，且易受感應(yīng)，因此在使用時(shí)對(duì)不使用的端口要接地或接正電源。

四、各元件之間的接線

1. 印刷電路中不允許有交叉電路，對(duì)于可能交叉的線條，可以用“鉆”、“繞”兩種辦法解決。
2. 同一級(jí)電路的接地點(diǎn)應(yīng)盡量靠近，并且本級(jí)電路的電源濾波電容也應(yīng)接在該級(jí)接地點(diǎn)上。
3. 總地線必須嚴(yán)格按“高頻—中頻—低頻”逐級(jí)按“弱電到強(qiáng)電”的順序排列原則，不可隨便翻來(lái)覆去亂接。
4. 在使用IC座的場(chǎng)合下，一定要特別注意IC座上定位槽放置的方位是否正確，并注意各個(gè)IC腳位置是否正確。

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